محاسبات تصادفی اخیراً به دلیل دارا بودن تلرانس خطا ذاتی و همچنین نیاز به واحدهای محاسباتی بسیار کم هزینه تر توجه بسیاری را به خود جلب کرده اند بطوریکه المان های محاسبات تصادفی بر اساس گیت های ترکیبی ساده پیاده سازی می شوند. فیلترهای دیجیتال CIC به منظور کاهش و افزایش نرخ نمونه برداری در سیستم های مدرن ارتباطی تعبیه شده اند، زیرا فیلترهای دیجیتال CIC کلاسی بهینه سازی شده از فیلترهای دیجیتالFIR پایین گذر می باشند که به دلیل عدم استفاده از ضرب کننده در پیاده سازی های سخت افزاری بسیار اقتصادی اند. این پژوهش ساختاری جدید جهت پیاده سازی فیلتر های دیجیتال CIC بر اساس محاسبات تصادفی ارائه می کند که سنتز آن روی تراشه FPGA انجام شده است، زیرا این تراشه ها سرعت بالایی در پردازش سیگنال دیجیتال دارند. شبیه سازی و سنتز ساختارهای باینری و تصادفی ابتدا برای فیلتر دیجیتال FIR و سپس برای فیلتر دیجیتال افزاینده نرخ نمونه برداری انجام شده اند. شبیه سازی ها با نرم افزار متلب و در محیط سیمولینک و سنتزها با نرم افزار ISE و به زبان VHDL پیاده سازی شده است. طبق مقایسه نتایج شبیه سازی ساختار تصادفی با ساختار باینری برای فیلتر افزاینده نرخ نمونه برداری این نتیجه حاصل شده که محاسبات تصادفی خللی در عملکرد ذاتی فیلتر وارد نکرده هر چند از دقت فیلتر به دلیل ذات این محاسبات کاسته شده است. طبق نتایج سنتز ساختار تصادفی در مقایسه با ساختار باینری نیز این نتیجه حاصل شده که در ساختار تصادفی با افزایش ضریب تغییر نرخ نمونه برداری از میزان سخت افزار مصرفی کاسته شده است همچنین در پیاده سازی های تصادفی میزان تلرانس خطا افزایش یافته است.
